随着功耗降低、封装尺寸变小、成本降低，PLD更是在便携式产品设计中越来越多地受到亲睐。为增加设计灵活性，莱迪思半导体的CPLD ispMACH 4000ZE提供2~16不等的块输入使能(BIE)信号，因而可以大幅降低逻辑电路的静态功耗。在LVCMOS接口方面，除了常见的1.5、1.8、2.5和3.3V电平，ispMACH 4000ZE甚至还能够与传统的5V器件相连。

 

 

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市场对便携式产品需求的增加给系统设计人员带来越来越大的压力。他们必须不停地开发拥有新特性和功能的产品，并尽量缩短产品的上市时间。随着可编程器件(PLD)架构改进、功耗降低、封装尺寸变小、成本降低，设计人员越来越多地使用PLD。

 

首先，与ASIC和ASSP相比，PLD在缩短上市时间和设计灵活性方面具有无可比拟的优势。CPLD使设计人员能够进行随心所欲地开发、测试和修改设计，而不会产生任何掩膜成本或设计费用。由于CPLD可重复编程的特性，即使设备已经安装在现场，设计人员依然可以使用软件设计工具在最后一刻修正错误并进行产品升级。因此，设计人员能应对不断变化的要求和标准，并迅速给市场提供新的差异化产品，而无需做任何设计或重新设计电路板。

 

 

莱迪思半导体 4kze-pico-side-1200

 

其次，对便携式系统而言，待机时间是一个关键的设计因素，因为设计人员要尽量减少逻辑电路的静态功耗，以尽量延长电池充电或更换的时间间隔。如今的低功耗CPLD最大静态功耗为10~150mA，主要取决于器件的逻辑密度。

 

例如，在莱迪思半导体的ispMACH 4000ZE CPLD中，一个块内的所有I/O引脚都共享PowrGua使能信号，称为块输入使能(BIE)信号。BIE可用宏单元逻辑在内部产生，也可通过用户I/O从外部源或输入引脚的方式产生。为增加设计灵活性，器件有多少块就有多少块输入使能信号，从2~16不等。可以把两个或更多的使能信号组合在一起，构成一个用户使能信号。以64宏单元的isp MACH 4064ZE器件为例，除了两个激活的输入，其余的都使用了PowrGuard，使动态电流减少99%。

 

由于主系统电源的典型值为1.8V，大多数便携式系统都需要LVCMOS接口。这些系统要求能与工作在TTL或LVCMOS标准的其它器件相连接。目前所有CPLD都有独立的核心电压能支持1.5、1.8、2.5和3.3V LVCMOS电平，而像ispMACH 4000ZE这样的CPLD还能够与传统的5V电压LVCMOS器件相连。