日立制作所与日本瑞萨科技成功地通过减少手机无线电路所使用的收发IC的外部元件，联合开发出了封装面积缩小10%～20%的技术（发布资料）。构成收发IC中PLL电路的环路滤波器目前一般均由外部元件构成。这次发表的是用于将这种环路滤波器集成于收发IC的技术。在面向GSM手机的收发IC领域，过去也一直都在进行集成外部元件的技术开发。从2000年至2003年，由于直接转换方式和片上感应器等的逐步应用，已经在收发IC中集成了过去始终外置的SAW滤波器和VCO（电压控制振荡器）。尽管PLL电路的集成也在不断发展，但作为该电路一部分的环路滤波器却依然是最后一个需要外置的元件。“在这次的技术中，GSM方式收发IC基本上不再需要外置元件”（瑞萨科技）。
　　过去无法在收发IC中集成环路滤波器的主要原因在于元件特性不稳定。将构成环路滤波器的电阻（R）与容量集成于LSI之后，电阻值与容量值就会与设计值出现偏差，因此就存在着要么无法得到所需特性，要么校正时间会延长等问题。瑞萨科技此次通过提出新的校正技术，避免了上述问题。具体来说就是，先测定作为PLL电路特性指标的环路增益，然后再把与设计值之间的偏差反馈至PLL电路，进行校正。在测定环路增益的时候采用了利用“运算电路”检测振荡器“阶跃响应（阶段性地使施加给PLL电路振荡器的频率发生变化时，振荡对此做出的响应）”的方法。目的是提高测定精度。
　　样品采用0.25μm工艺双极CMOS技术生产。校正后的PLL电路，其电阻值与容量值和设计值之间的误差为±2%。与由现有外置元件构成时的误差（±5%）相比，得到了明显改善。校正时间为25μs。
　　瑞萨科技准备将此次开发的技术在2006年应用于GSM手机收发IC中。另外，还将把它推广到无线电路以外的其他领域所使用PLL电路中。

　　　　　　　　　　　　　　　　　　　来源：日经BP社