虽然半导体界认为最终还是需要采用低k材料，但迄今为止却一直是通过采用奇思秒想的变通方法来成功地限制它的使用。尽管低k材料存在着多孔性高、机械加工完整性差和工艺处理困难等一系列严重的问题，但这些都不是无法解决的问题。然而每18个月至2年要对制造设备进行改装带来的经济负担却已经限制了低k材料在一些领域中的采用，而在这些应用领域中低k材料会对器件的功能起很关键的作用。
　　至今为止，避免在器件中采用低k材料，设计人员提出了一个又一个奇思秒想的变通方法，以避免在器件中采用低K材料，但他们的选择却正变得越来越少。
　　Applied Materials（应用材料公司）薄膜产品事业部与公司基础工程部的资深副总裁和总经理Farhad Moghadam指出，在90nm和65nm，大多数制造商都会采用基于主流应用的碳掺杂氧化物（CDO）低k材料。他认为低k材料应用的主要问题已经解决，材料的机械性能良好，例如：英特尔奔腾处理器和AMD的Athlon处理器都在多个工艺环节中使用了低k材料。
　　关于下一代低k材料，采用低k膜微孔加工技术使材料性能正在进一步提高。然而对未来低k材料的整合来说，更多的多孔低k材料还需要在机械、热和化学特性等方面加以改善，目前正在使用后淀积固化的方法解决这些问题。
　　一直以来，晶圆代工厂对采用低k材料加工的方法也并不热衷；130nm就可解决问题，转向90nm时会导致成本增加。如果不是大批量生产，许多制造商是负担不起的。采用2.5的有效介电常数（Keff），其收益还不能确定。目前，在90nm，淀积的典型的低k材料，其Keff值为3.0~2.9。其特性与SiO2相似，在与阻挡层集成后，其Keff值会下降至3.2~3.1的范围内。
　　对现有的生产技术而言，低k材料的使用不存在技术障碍。为了满足封装的需要，顶部的两层要特别采用FSG或USG，以保证能达到满足机械要求所需的硬度。对先进的应用而言，可采用焊膏凸点的倒装芯片结构，这种结构更容易接受低k材料。
　　当前的问题是，如何在不损伤低k材料的前提下去除光刻胶，以及在形成通孔或凹槽之后刻蚀多孔或半多孔性低k材料时，如何将刻蚀出的微孔密封好。目前尚无满意的解决办法。一种可能是，在介质刻蚀腔室内原位完成所有的工艺步骤。Applied Materials正在研究一些化学材料和工艺，使之能用于正常地去除光刻胶，同时又不损伤低k材料，又不会造成看得见的缺陷。该工艺是否能保证所需的完美的电性能仍有待观察。
　　Trikon Technologies 300nm产品市场开发部经理Keith Buchanan指出，虽然有很多候选的低k材料，但要想将多孔材料整合到多级铜互连上，同时又不造成任何机械损伤和增加Keff，那是不可能的。“随着金属节距的逐步减小，维持Keff值就会越加困难；刻蚀/灰化损伤就变得更加重要，微孔密封层会使Keff进一步提高。” Buchanan补充说，坚持使用较致密的材料和高Keff值材料会更有意义。这是目前器件制造商正在采用的方法。
　　集成与多孔性
　　低k材料是不是多孔的并不重要。正如ASM PECVD市场部经理Tominori Yoshida指出的那样，“SiOC型低k材料，如ASM的Auroa 2.7和Auroa ULK即为多孔型。微孔的大小很重要，它会影响微孔的密度及其连通性能。”
　　ATMI先进材料部技术主管Ravi Laxman指出，当 keff＝2.8时，多数先驱物质形成的低k膜，其k值范围与同类SiC的比值与密度相同。当k<2.5时，化学性质不同，接近2.0时，可用的材料就更多。在90nm和65nm，将继续采用3.0～2.8 的k值范围。对于高性能的65nm，一些迹象表明似乎会开发k值在2.5和2.4范围的新型先驱物质。
　　低k材料的集成将集中在低k膜的机械特性上。希望提高硬度和模数，因为在形成一个多层叠层和完成相应的工艺步骤时，膜要经过化学机械研磨（CMP）处理。对45nm节点来说就更要考虑多孔性问题；然而，多孔低k材料需要将微孔密封起来以避免沾污，如果有沾污就会导致k值提高。
　　在向薄势垒方向的研究上采用多孔低k材料决非易事。针对45nm和32nm，目前正在考虑使用CVD和原子层淀积（ALD）。膜的硬度十分重要，因为在这些节点上制作器件结构会减薄介质膜。要保持小的孔尺寸和密度以增强膜的硬度就十分关键。有一些人仍在用SiO2将低k材料夹在其中间。这种方法在32nm节点仍可采用，因为在这一节点上，可在不同的层次上获得不同的低k值（3.0和2.8～2.0）。也有些人在采用混合的方法，多为旋涂和CVD膜混合。但也可能有CVD膜混合的方法，这种混合方法能先提供较低的k值，然后是较高的k值。
　　Dow Corning半导体材料全球市场经理，Phil Dembowski指出，转向90nm生产的大多数制造商，当然是逻辑而非DRAM，都在采用低k CVD材料，且CVD先驱物质的使用正在增加。
　　在90nm，几乎都选择CVD SiCOH膜，而不用旋涂的方法。Dow Corning相信在90nm节点很少有人会使用旋涂的方法。多数人宁愿将正在使用的CVD技术扩展至65nm。但不可避免地要做一些改变；例如，要用硅化镍取代硅化钴或用高k栅介质代替常规栅。如果一种新型介质用3％的产能损失换回10％的性能提高，那这种折衷就不值得，就应该寻求一种变通方法。45nm节点可能会需要所谓的超低k（≤2.5）材料。但许多人会继续使用现有的k=2.9～2.7 CVD膜。
　　Hitachi高技术刻蚀工艺设计部的总工程师Tatsumi Mizutani指出，无孔低k（～3.0）材料广泛用于90nm节点。“我相信在45nm不可避免地要使用超低k（~2.0）材料。”他补充说，但首先需要解决可靠性的问题。
　　现在的问题已不再是k值了。获得2.0或1.6的k值介质很容易。困难的是如何获得2.3的k值模数在6或8GPa以上的机械特性，因为需要考虑到SiO2的弹性模数为73GPa。
　　罗门哈斯公司电子材料CMP技术部门研磨浆技术副总经理Rich Baker说：“从CMP的观点来看，CVD材料起着重要的作用。尽管也有采用CDO材料且不用其它层的说法，但一般都宁愿选择CDO（碳掺杂氧化物）。”他补充说，然后就可以采用TEOS包层解决CMP后清洗与刻蚀问题，“TEOS或FSG包封在某些应用实例中，会停止并留下200伜竦陌獠悖庥?0nm的大多数情况十分相似。”
　　在65nm，研究工作在仍采用TEOS硬掩膜的系统上开展，将其去除并停在CDO材料上。经过某种额外处理的CVD介质材料似乎就像一种溶液一样。然而在保持CDO布局控制的同时必须清除TEOS硬掩膜。
　　多孔性与密度
　　Novellus Systems公司的CTO, Wilbert van den Hoek认为，目前主流技术在90nm，同时也有一些人正在着手启动65nm。“对这两个节点来说，keff 约为3.0的膜将会成为主流。在搞明白如何将这些膜应用于90nm后，就不再会有人想重为65nm节点准备的k=2.7膜的集成工作了，因为他们的收益甚微。”他说。
　　k值为2.7或更高一些的低k膜被认为是“致密”膜，k值为2.5或低于该值的膜称之“多孔”膜。使用多孔膜时需要搞清楚微孔是连接的（开启的），还是不连接的（关闭的）。如果是连接的就需要一套完整的、与“致密”膜完全不同的集成新方案。然而经过对当代的2.7~3.0 PECVD OSG膜进行认真分析后发现这些膜为多孔型，具有直径在1~1.5nm范围的关闭孔。由于对PECVD 2.2~2.5膜淀积的研发结果表明，目前已开发出具有类似关闭孔结构的低k膜，可与2.7~3.0 PECVD OSG膜相匹敌。为了获得较低的k值，提高了这些微孔的密度。用后加工紫外线（UV）辅助热处理可补偿由提高微孔密度导致的机械特性退化问题。
　　与连接孔相关的问题是这样的：势垒形成时－45nm时的典型情况为ALD势垒－它会通过微孔扩散到低k材料中，造成阻塞，使介质金属化，并损坏一切。因此要么需要对微孔做密封处理，要么就得采用不需要密封的关闭型介质材料。微孔密封需要的k值约为2.0或低于2.0，以保证它能提供好于k值为2.7的低k值“致密”材料的优点。密封一个14伒奈⒖仔枰?0伜竦拿芊饧痢Ｒ簿褪撬得恳槐叩暮穸任?nm，因此在60nm的空间中有6nm是k值为4.0的“高k”材料，这就抵消了本体低k材料从3.0降至2.4所具有的优点。
　　Novellus开发了一种双重先驱物质的PECVD工艺。用于形成3.0膜的先驱物质要与第二种材料（先驱物质）（一种纯有机分子材料）混合－将其不做改变地掺入到膜中；在这些分子周围生长OSG网。在去除有机分子时，就形成了较单步工艺分布更均匀的微细孔。
　　去除有机分子要采用紫外线光源。要对光源进行调节，使其波长与分子键的强度相匹配。这样就会使有机分子分裂成甲烷类的副产物。当温度升高（至350-400℃）时，这些副产物就会通过低k膜扩散出来。这样就会造成没有微孔连通的结果，从而达到提高机械特性的目的。
　　做出选择
　　Dow Chemical公司先进电子材料新兴技术部负责人Michael Mills注意到，那些在制订适用于65nm的标准，并将其应用于45nm和32nm的人，是在采用一种混合夹层介质（ILD）结构来解决用单片或同质方式无法解决的集成问题。
　　采用CVD单片同质方法的制造商，如Toshiba和Sony等公司意识到，由于受集成限制（尤其是采用CVD OSG材料对凹槽底部进行刻蚀控制时），对于65nm节点还没有奏效的解决办法，就更不必说45nm了，因此还是会采用混合低k材料。这不是革命性的创新；Fujitsu早在2000年就首次在130nm节点将低k材料真正应用于批量生产，它们用SiLK和SiO2作混合ILD。将有机与无机低k材料相结合解决了50-60%的集成难题。特别是由于第二代多孔SiLK材料同样可以集成，因此SiLK被认为是能在130、90、65和45nm节点实现商用的唯一真正的低k ILD材料，其发展前景十分看好。
　　Honeywell Electronic Materials公司项目经理Paul Apen相信，90nm和65nm工艺用的k值将还会较高：　2.9或2.7。在45nm，器件制造商会进一步提高材料的多孔性，或考虑采用能将ILD材料的介电常数降至2.5或2.4的合成方法。因为在每一个工艺步骤上都有各自特殊的困难，因此集成将是最困难的，即使是从3.0降至2.7，从2.7降至2.5也是如此。
　　清洗问题
　　“为了满足所需的传播延迟，希望铜的电阻率保持在本体值水平附近，并且每一个技术节点的线间电容可逐步降低。”Axcelis Technologies技术主管Ivan Berry说。
　　不幸的是，在金属图形制作期间，当铜被限制在很窄的线条内时，由于表面的增加和晶粒边界散射的影响，这时铜的电阻率就会有所增加。此外，低k值材料面临的集成障碍也使其实际的电阻不会像所希望的那样下降。通常，keff会随着介质k值的下降而提高，这是因为，增加的膜需要克服低k材料的缺陷和等离子体处理对介质造成的损伤。Axcelis一直集中于从事降低keff 的研究，而不是对每一种多孔介质材料做出选择。他们千方百计地降低寄生损伤问题，并以改善粘接性、势垒集成性能和介质击穿的方式来推进更薄薄膜的应用。
　　低k材料的度量
　　KLA-Tencor公司薄膜和表面技术部市场管理高级负责人Murali Narasimhan说，由于产品晶圆有一个四或五层的叠层，因此多层叠层的测量就变得十分关键，而测量本身就已相当复杂了。因此采用椭偏光谱仪（SE）会带来许多优势，因为椭偏光谱仪采用多个波长，比反射仪产生的信息量更多，要采用反射计测量多层叠层就会有一定的困难。而椭偏光谱仪可对多层叠层的厚度和折射率进行同时测量。
　　工程师在每一层的下面加入一个铜垫层，将一个单独的叠层反射掉，而不是盯着多重ILD 层的整个叠层，这样就可对单个的叠层进行分别测量。然而，还有一些与空白铜垫层相关的CMP凹陷问题，这种凹陷会产生使光刻出现焦深（DOF）和缺陷控制的问题。
　　在分成多个光栅的时候，这些铜垫层就会更加结实，很难进行CMP加工。然而，因为每个光栅会在光谱中带入不希望有的噪声，因此必须在顶部进行测量。KLA正在开发一些算法，将其用于测量这些光栅顶部的多层膜厚度和折射率，他们称其为“介质图形计量法”。与90nm节点的做法不同的是，这些测量不是在切划线上进行替代邻近测量，而是集中在芯片上。65nm和45nm节点将对这些算法进行扩展，使其能够进行三维特性的运算。
　　由于低k函数正在不断降低整个RC的延迟，电监测的需要越来越强烈；然而，要对这些材料的介电常数进行控制是很难的，因为它们对随后的等离子体或刻蚀等工艺步骤非常敏感，这就需要一种在线的方法对介电常数和漏泄进行电监测。电晕氧化物基于半导体的设备能够监测电特性，使之可以直接测量介电常数、等离子体损伤、漏泄或软击穿。
　　Pholip AMS 公司的技术总监 Michael Gostein说，低k膜的机械特性可以采用声表面波（SAW）技术表征。与多孔性相关的问题是其对刚性造成的影响。SAW技术可在与膜平面垂直和平行的方向上表征刚性，在这两个因素之间加以区分－膜的各向异性。无孔性膜为各向同性，因此两个方向上的刚性是相同的。
　　在多孔膜中，刚性会变成各向异性，平面内的膜会比平面外的要硬一些。对CMP来说，平面内的刚性可能更加重要；对封装来说，情况正好相反。用于表征不同多孔膜的这一因数的技术可能是有用的，尤其对描绘晶圆上低k图形的一致性的性能会更加有用。FTIR可提供更多的性能，可通过对化学组份的分析对低k膜的新特性进行观察。IR目前正在开发自动的300mm平台，可进行图形识别，提供专门的产品应用光学仪器和算法，目前已可进行联机测量。
　　向更小结构的进程遵循一种发展轨迹。在45nm节点，用当前的集成方案无法发现它的性能优势。如果线宽进行等比缩小，就需要用超低k材料来维持速度的盈亏平衡，如果不增加设计工作和附加层就不能提高性能。
　　完全采用每18个月对设备进行更新改造的方法，半导体工业制造已不再能满足摩尔定律。如果将大量资金投入到大型设备上，制造厂的看法还是实用的－避免量子跳跃式发展－这会影响不断增加的更低k值的可感值以及可能的应用。目前控制这一进程的是经济因素，而并非技术。